绕开光刻机封锁？华为韬定律发布！已设计量产381款芯片_晶体管_时间_性能

发布者：admin浏览次数：发布时间：2020-02-19

按照传统摩尔定律的路径，要不断缩小晶体管尺寸、提升芯片性能与密度，就必须依赖越来越精密、也越来越被限制的高端光刻机。

那么，有没有一条不需要死磕顶级光刻机，也能让芯片持续变强的新路？

5月25日，华为公司董事、半导体业务部总裁何庭波给出了答案——韬（τ）定律：不再死磕“尺寸”，而是以“时间”为新标尺，通过系统性压缩信号延迟与系统时延，为半导体演进开辟另一条路。

就在该理论发表当天，玉渊潭天账号发文称“中国半导体领域高压下实现突破”，表示“芯片成熟制程产能持续爬坡，实现集成电路产品出口破万亿的历史性突破；‘卡脖子’技术正被持续攻坚；芯片刻蚀、封装等领域实现国产规模化替代。”

华为韬（τ）定律如何绕开封锁？不靠先进制程，它又如何为中国芯片打开一条持续升级的新路径？

华为何庭波，图源：华为***

绕过摩尔定律？

过去，芯片产业一直遵循摩尔定律，靠不断缩小晶体管尺寸来推动性能进步。根据摩尔定律，大约每18个月，芯片上的晶体管数量就会翻一番，性能提升、成本下降。过去半个多世纪，整个半导体行业都按这个节奏发展。

但现在，这条老路走不通了。尤其是到了7纳米以下的节点，单纯把晶体管做得更小，已经换不来过去那种性能提升了。光刻设备越来越贵，单个晶体管的成本也不再下降，甚至在部分场景下反而上涨。

在开机实验室获得的一份名为《A Time Scaling Theory for Multi-Layer Electronic Systems》（多层电子系统的时间尺度理论）的论文中，何庭波这样写道，“在先进制程节点上，单位晶体管成本已趋于平缓，而在最前沿，成本正在上升。支撑了过去五十年的行业契约——每一代产品都能以更低成本获得更多晶体管——已不复存在。对华为半导体而言，这一转型还叠加了额外约束：先进光刻设备获取受限。寄希望于新一代工艺解决问题已不再可行。六年前，几何路线图陷入停滞，迫使整个行业最终都必须面对一个更根本的问题。”

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图源：截图自论文《A Time Scaling Theory for Multi-Layer Electronic Systems》

根本问题是：到底应该以什么为目标来推动进步？继续死磕晶体管尺寸，还是换一个更本质的方向？

这就是韬（τ）定律希望解决的问题。韬定律提出，以“时间缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。

通俗来解释，过去芯片产业比拼的是“谁能在更小的面积上塞进更多的晶体管”，也就是不断缩小尺寸。而韬定律换了一个思路——不再死磕晶体管的“大小”，而是关注信号的“快慢”。它认为，芯片和系统真正重要的是让电信号和数据在尽可能短的时间内完成传输。只要整个系统从晶体管到电路、从芯片到服务器，每一层的信号延迟都能持续压缩，即便晶体管尺寸不再缩小，芯片的整体性能和效率仍然可以不断提升。

华为提出的逻辑折叠等技术，正是通过把原本平铺在芯片上的电路折叠到多层立体堆叠中，大幅缩短信号走线距离，从而压缩时间、提升密度。简单说，摩尔定律拼的是“小”，韬定律拼的是“快”。

何庭波在演讲在中指出，时间和空间是一体两面。

她在论文中进一步展开：即使摩尔时代的真正价值从来都是时间，而非单一的空间。

更小的晶体管提升性能，是因为开关更快；更密集的互连提升性能，是因为信号传输距离更短；更高的集成度提升性能，是因为数据跨越的边界更少。每一代技术在本质上提供的都是“时间的压缩”：器件层从皮秒到纳秒，芯片层从纳秒到微秒，系统层从微秒到秒。空间缩放只是压缩时间的手段。

一旦认识到这一点，一个清晰的重构方向便浮现出来：应当将时间本身作为核心度量，在每一层定义特征时间常数τ，并将其降低作为统一优化目标。几何缩放由此成为降低τ的多种手段之一，而非唯一手段。

华为的实践

理论再好，关键还是看怎么落地。而在过去六年，华为用自己的芯片一步步验证了韬（τ）定律。

据华为披露，在过去六年的实践中，基于韬(τ)定律，华为已成功设计并量产了381款芯片，广泛覆盖了千行百业的需求。

华为首先把τ定律用在了智能手机SoC上。手机芯片很特殊——一整颗芯片就是全部系统，没有多颗芯片协同来掩盖慢速链路，功耗只有几瓦，还得受手机散热限制。就在这种严苛条件下，τ定律被验证成功了。

那么，这个在“毫瓦级”手机上证明有效的原理，能不能用到“吉瓦级”的AI数据中心里？答案是能。

AI数据中心靠的是成百上千颗芯片一起工作，数据在芯片之间、机架之间来回跑，超过八成的能耗都花在数据搬运上，而不是计算本身。τ定律要做的，恰恰是压缩数据在传输中的时间——不管是在手机里的一颗芯片上，还是在数据中心的上万颗芯片之间，逻辑是相通的。

为此，华为画出了昇腾 AI 加速器的技术演进路线图：到2030年左右，昇腾 SuperPoD 系列（包括2025年的910C、2026年的950以及后续的990）将***用成熟技术组合，涵盖小芯片、2.5D扇出，以及通过微凸块与标准节距混合键合实现的3D堆叠；2030年前后，昇腾990将把逻辑折叠技术引入AI加速器品类，此后直至2035年，3D折叠将成为α缩放的主要载体。沿着这条路径，到2035年，硬件集成度预计提升超过100倍，而τ的降低将分布在全栈各层，不再集中在器件层。

图源：华为***

据华为披露，在2020年5月至2026年5月期间，华为半导体设计并实现了381款芯片的量产，这些芯片服务于移动、人工智能、汽车、工业和基础设施市场。其中，将于2026年秋季面世的麒麟芯片，率先***用了逻辑折叠技术，性能大幅提升。预计到2031年，基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

具体在器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；

电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；

芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；

系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

在何庭波看来，韬（τ）定律最大的价值不在于某款具体的芯片，而在于它提供了一套统一的方法论。过去，搞工艺的、设计电路的、搭系统架构的，各优化各的，最后拼在一起才知道快慢。现在，大家都盯着同一个指标——时间τ。一项改进到底有没有用，就看它能不能最终压缩整个系统的信号延迟。

而这也意味着中国半导体领域高压下实现突破，从封装、存储带宽、互联架构，这些以前给先进逻辑节点“打下手”的技术，到如今已经站到了舞台中央。

华为已经把路探了一遍，但前面还有很多坑——工具链、标准、测试方法、物理极限，没有哪一家公司能单干。“未来一定属于开放合作。”何庭波表示。返回搜狐，查看更多